시제품을 켜면 잘 동작하다가도 특정 상황에서 MCU가 갑자기 리셋되거나, 로직 IC가 간헐적으로 오작동하는 경우가 있습니다. 오실로스코프로 신호를 찍어봐도 원인을 특정하기 어려울 때, 많은 엔지니어가 가장 먼저 의심하는 것이 전원 노이즈입니다. 하지만 결론부터 말하면, 이런 증상의 상당수는 전원 자체의 품질보다 PDN(Power Distribution Network, 전원 배분망) 설계와 디커플링 커패시터 배치에서 비롯됩니다. 커패시터 용량을 키우는 것만으로는 해결되지 않는 이유와, 배치를 검증하는 구체적인 기준을 정리합니다.
한눈에 보는 핵심 요약
전원 노이즈로 인한 오동작은 공급 전압 → PDN 임피던스 → 디커플링 커패시터 배치 순서로 원인을 좁혀가야 합니다. 목표 임피던스는 공급 전압·리플 허용률·최대 순간 전류로 계산할 수 있으며, 커패시터는 용량보다 IC 전원 핀과의 거리, 비아 구조, 값의 계층적 조합이 실제 성능을 좌우합니다. 다층 기판과 2층 기판, 좁은 평면 간격과 넓은 평면 간격은 배치 전략 자체가 달라집니다.
전원 노이즈로 인한 리셋, 진짜 원인은 무엇일까요?
디지털 IC가 순간적으로 큰 전류를 요구하는 시점(클럭 에지, 통신 버스트, 모터 구동 스위칭 등)에 전원 배분망이 그 전류를 충분히 낮은 임피던스로 공급하지 못하면, 전원 핀 전압이 순간적으로 떨어지는 전압 강하(Voltage Droop)가 발생합니다. 이 강하폭이 IC의 동작 전압 허용 범위를 벗어나면 브라운아웃 리셋이나 논리 오류로 이어집니다. 커패시터를 이미 넣었는데도 증상이 반복된다면, 문제는 대개 용량 부족이 아니라 커패시터에서 IC까지 이어지는 경로의 기생 인덕턴스(루프 인덕턴스)에 있습니다. 커패시터가 IC 전원 핀과 멀리 떨어져 있거나 비아를 하나만 사용하면, 필요한 순간에 전하가 제때 도달하지 못하는 것입니다.
PDN 설계, 목표 임피던스부터 계산해야 하는 이유
"커패시터를 얼마나, 어디에 넣어야 충분한가"는 감이 아니라 목표 임피던스(Target Impedance)라는 정량적 기준으로 판단합니다. 반도체 제조사들이 제시하는 계산 방식은 다음과 같습니다.
목표 임피던스 계산 공식 — 두 제조사의 정의 비교
텍사스 인스트루먼트(TI)
Ztarget = 공급 전압 × 허용 리플률 ÷ (0.5 × 최대 순간 전류 변화량)
MPS(Monolithic Power Systems)
Ztarget = 공급 전압 × 허용 리플률 ÷ 최대 순간 전류 변화량
두 공식은 "0.5" 계수 적용 여부에서 차이가 있습니다. 전류 변화량(ΔI)을 피크-투-피크로 정의하는지, 그 절반(피크값)으로 정의하는지에 따른 관례 차이로 보이며, 어느 한쪽이 틀렸다고 단정할 근거는 없습니다. 실제 설계에서는 사용 중인 반도체 제조사나 EDA 툴이 제시하는 정의를 먼저 확인해야 합니다.
계산된 목표 임피던스보다 실제 PDN 임피던스가 낮게 유지되어야 전압 강하가 허용 범위 안에 들어옵니다. 텍사스 인스트루먼트는 PDN 분석 시 전원·그라운드 평면을 커패시터 실장면에 가깝게 배치하고, 비아를 IC 볼(ball)에 최대한 근접시키며, 가능하면 비아인패드(via-in-pad) 구조를 적용해 기생 인덕턴스를 줄이라고 권고합니다. TI Power Delivery Network Analysis(SWPA222A), MPS Meeting the Impedance Mask 참고.
디커플링 커패시터, 용량보다 배치가 우선입니다
디커플링 커패시터 설계에서 반복적으로 확인되는 원칙은 세 가지입니다.
- 거리를 최소화합니다 — 커패시터는 IC의 전원·그라운드 핀에 물리적으로 가장 가깝게 배치해야 합니다. 배선이 길어질수록 루프 인덕턴스가 커져 고주파 노이즈 대응 능력이 떨어집니다.
- 비아를 다중으로, 짧게 연결합니다 — 커패시터 패드와 전원·그라운드 평면 사이는 비아를 여러 개 사용하고, 커패시터와 비아 사이에는 불필요한 배선을 두지 않는 것이 원칙입니다.
- 값을 계층적으로 구성합니다 — 0.01~0.1µF의 소용량 세라믹 커패시터는 고주파 노이즈를, 10~100µF의 대용량 커패시터는 저주파 리플을 담당합니다. 같은 값의 커패시터를 여러 개 병렬로 배치하면 등가직렬인덕턴스(ESL)를 낮추고 공진 피크를 분산시키는 효과도 있습니다.
용량이 큰 커패시터일수록 자기공진주파수(SRF) 이상에서는 오히려 인덕터처럼 동작해 임피던스가 높아집니다. "일단 용량을 키운다"는 접근이 고주파 오동작에는 통하지 않는 이유입니다. (참고: Altium 디커플링 커패시터 배치 가이드, Sierra Circuits 배치 가이드라인)
층수·평면 간격에 따라 배치 전략이 달라집니다
같은 원칙이라도 기판 구조에 따라 우선순위가 달라집니다. 아래는 평면 간격과 층수를 기준으로 한 실무 비교입니다.
| 기판 조건 | 고주파 대응의 주력 | 배치 우선순위 |
|---|---|---|
| 다층, 평면 간격 좁음(약 10mil 이하) | 전원·그라운드 평면 자체의 커패시턴스 | 국부 커패시터는 중간~저주파 보완용, 평면 설계가 우선 |
| 다층, 평면 간격 넓음(약 40mil 내외) | IC 인접 국부 커패시터 | 커패시터를 IC와 같은 면에, 최대한 근접 배치 |
| 2층 기판(전용 평면 없음) | 국부 커패시터 의존도 최대 | 전원 배선 폭 확보와 커패시터 근접 배치를 함께 고려 |
평면 간격이 좁을수록 평면 자체가 넓은 면적의 커패시터처럼 작용해 고주파 영역을 상당 부분 담당하지만, 간격이 넓거나 그라운드 평면이 아예 없는 2층 기판은 국부 커패시터에 대한 의존도가 훨씬 커집니다. (참고: Sierra Circuits)
실제 설계 사례로 보는 배치 기준
ST마이크로일렉트로닉스 시스템 솔루션 랩의 기술 자료에 소개된 STM32F2 시리즈 설계 사례는 구체적인 감을 잡는 데 도움이 됩니다. 176핀 패키지 중 14개가 전원 단자인 이 MCU는, 전원 단자 쌍마다 100nF 세라믹 커패시터 1개와 최소 4.7µF(통상 10µF)의 탄탈 또는 세라믹 커패시터 1개로 디커플링하도록 설계되어 총 15개의 100nF 커패시터와 1개의 대용량 커패시터가 실장됩니다. 모든 전원 단자에 최소 1개의 커패시터가 연결되어야 한다는 것이 핵심이며, BGA 패키지처럼 상면에 자리가 부족한 경우 보드 반대면에 커패시터를 배치하는 것도 실무에서 쓰이는 방법입니다. (출처: e4ds news, ST마이크로일렉트로닉스 유지 카와노)
설계 단계 사전 검증과, 이미 만들어진 보드의 사후 진단은 접근이 다릅니다
지금까지 다룬 내용은 신규 설계나 시제품 단계에서 레이아웃을 검토하고 검증하는 관점입니다. 회로도와 아트워크 데이터를 그대로 보면서 임피던스를 계산하고 배치를 수정할 수 있는 상황이죠. 반면 이미 제작되어 현장에서 운용 중인 보드가 간헐적 재부팅 증상을 보인다면 접근 방식이 달라집니다. 회로도가 없다면 전원 레일을 실측하며 원인을 역추적해야 하고, 수정도 배치 변경이 아니라 부품 값 교체나 필터 추가 수준으로 제한되는 경우가 많습니다. 도면 없는 산업용 제어보드의 전원 레일 진단 절차는 별도로 산업용 제어보드 간헐 재부팅 원인 진단 사례에서 다루었으니 상황에 맞게 참고하시기 바랍니다. 설계 단계에서의 검증 방법론 전반은 SPICE 시뮬레이션과 Worst-Case 검증 사례와도 함께 보면 도움이 됩니다.
실무 체크리스트
- 공급 전압, 허용 리플률, 최대 순간 전류로 목표 임피던스를 계산했는가
- 커패시터가 해당 IC의 전원·그라운드 핀에 최대한 가깝게 배치되어 있는가
- 커패시터-비아 사이에 불필요한 배선이 없고, 비아가 다중으로 연결되어 있는가
- 고주파용 소용량과 저주파용 대용량 커패시터가 계층적으로 구성되어 있는가
- 기판의 평면 간격과 층수에 맞는 배치 전략을 적용했는가
- 모든 전원 단자에 최소 1개 이상의 디커플링 커패시터가 연결되어 있는가
전원 노이즈·PDN 설계 기술 검토가 필요하신가요?
네텍(NETECH)은 회로 설계·시뮬레이션 및 설계 검증 서비스를 통해 전원 배분망(PDN) 구성과 디커플링 커패시터 배치에 대한 사전 검토를 지원합니다. 기판 앞·뒷면 사진, 회로도·BOM·거버 파일 보유 여부, 기판 크기와 층수, 오동작이 발생하는 조건(부하 상태, 온도, 재현 빈도 등)을 보내주시면 보유 자료를 기준으로 검토 가능 여부를 안내해 드립니다.
작업 가능 여부와 범위는 기판의 층수·손상·코팅 상태, 부품 마킹 식별 가능 여부와 회로도·거버 등 원본 설계 자료 보유 여부에 따라 달라질 수 있습니다.
- 상호: 네텍(NETECH) · 대표: 전영기
- 전화: 031-267-4481
- 이메일: spray4481@daum.net
- 주소: 경기 수원시 팔달구 인계동 1123-1 비봉빌딩 303호
정리
전원 노이즈로 인한 디지털 회로의 반복 리셋·오동작은 커패시터 용량을 늘리는 것만으로는 해결되지 않는 경우가 많습니다. 목표 임피던스를 계산해 기준을 세우고, 커패시터를 IC 전원 핀에 최대한 가깝게, 다중 비아로, 값을 계층적으로 배치하는 것이 핵심입니다. 기판의 층수와 평면 간격에 따라 우선순위가 달라진다는 점도 함께 고려해야 합니다. 신규 설계 단계의 사전 검증과 이미 만들어진 보드의 사후 진단은 접근 방법 자체가 다르므로, 지금 마주한 상황이 어느 쪽인지부터 구분하는 것이 문제 해결의 출발점입니다.
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